קיידנס מאפשרת לחברת Renesas לשפר יכולות ולהקטין עלויות בפיתוח תכנוני ASIC מורכבים

המהדר של קיידנס ייחודי בכך שהוא מאפשר סביבה שבה ניתן לבצע ניתוח מבני של netlist בשלבים מוקדמים של התהליך. המהדר מאפשר למהנדסיRenesas לזהות מבנים בעייתיים בתכנון שלהם עוד לפני שהם מבצעים Place & Route.

(shutterstock.com)

קיידנס דיזיין סיסטמס (Cadence), מובילה עולמית בתחום התכנון האלקטרוני, מודיעה כי חברת Renesas Micro Systems בחרה במהדר הסינתזה Cadence® Encounter® RTL Compiler המאפשר לה לשפר את  יכולת הניצול ב-15%, להפחית שטח ב-8.4%, להשיג זמן סבב מהיר יותר ולהקטין את העלות  עבור תכנוני ASIC מורכבים.

תחום פיתוח תכנוני ASIC מתמודד עם ביקוש גדל והולך לתכנונים מורכבים, מהירים ובהיקפים גדולים במיוחד.Renesas  מתמקדת במערך בעל צפיפות גבוהה, מהירות גבוהה ובקיצור זמן הסבב עבור תכנוני ה-ASIC שלה. בעבר, מהנדסי החברה התקשו בתיקון בעיות חמורות של סגירת הרכיב אחרי הרצת כלי ה-Place & Route, דבר שהוביל לזמני סבב ארוכים יותר. במצבים בהם זיהו המהנדסים "נקודות חמות", הם נאלצו להריץ את כלי ה-Place & Route שיסייעו להם במקסימום נצילות, התאמה של צפיפות ההשמה, תכנון ה-Floorplan ומיטוב המעגלים.

המהדר של קיידנס ייחודי בכך שהוא מאפשר סביבה שבה ניתן לבצע ניתוח מבני של netlist בשלבים מוקדמים של התהליך. המהדר מאפשר למהנדסיRenesas  לזהות מבנים בעייתיים בתכנון שלהם עוד לפני שהם מבצעים Place & Route. יישום מתודולוגיה מסוג זה מסייע לקצר את זמן הסבב ולהקל על הצפיפות של "נקודות חמות", מה שמאפשר לשפר עוד יותר את הנצילות במקביל להקטנת ממדי השבב.

ב-ASICs מסוימים שיוצרו – קטנים עד כדי 28 ננומטר – דיווחהRenesas  על נצילות כוללת שהשתפרה בשיעור של עד 15% בהשוואה לתוצאות קודמות של החברה עם כלים אחרים.

אולי יעניין אותך גם